我估计是由于PLL设计不好会造成FIFO持续变化,Jitter就传上去了,PLL只能尽量减小jitter,实际上如果要相差消失需要无限长时间,PLL设计只能在建立时间和效果两者之间平衡,原有CD数据time base越均匀jitter消除效果越好,原有CD质量越差PLL锁相效果越差,
所以CD数据time base均匀程度和光驱的机械电子jitter效果是有关的(但是我仍对其具体影响大小持怀疑态度),当然最关键的是PLL设计,TCXO再好线路设计不好也没有用,对某些jitter可能PLL完全无力解决。
呵呵MCV你不要着急,我还没写完。
接着来,但是可以知道,一旦数据写入了SRAM,脉冲质量应该就和前面的东西无关了(这个要MCV证实一下SRAM的工作原理,看看到底实际上还和什么有关,而不是理论上的),和脉冲质量唯一相关的就只有RFCK,那么这个RFCK到底是怎么产生的呢,这又是个问题,可以看到FIFO实际上通过监测RFCK和WFCK的相位工作,而且如果真的是像螺旋说的靠偏移量的话,可以预见至少出现半个周期的差异FIFO才能有1个进位,要提高精度就只有大大加快SRAM的读写周期,比如10步出现一个Write or read 操作,这样可以监测到0.05个CD数据信号周期的相变。既然监测RFCK和WFCK相位差,那么RFCK定然和WFCK产生方法不同,RFCK打赌是CD的主振产生的,那么实际上输出的PCM流已经只和RFCK以及SRAM有关了,问题就是这个SRAM怎么工作了,这个MCV考察一下。
然后另一个解释既然只有增加纪录的数据位,那么出现的问题就可能是偏移量仍然控制了输出PCM流的相位,然而偏移量受前面PLL效果影响,PLL效果好偏移量变化就小,效果差,偏移量变化就大,相位变化也大,不论你RFCK多精确,相位实际是变了,但是这样的论述是建立在螺旋的转速PLL工作机理上的,这样的机制弊端我已经隐含的提到,SRAM需要比较大,相位变化实际上没有被隔离,仍然受到PLL质量影响。
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